常见信号质量问题、危害及解决方法4 G" f) d q3 K8 _1 P+ B4 B
! X- D5 x; J6 C
- d. D( O! c) _1 o ?+ z概述：在电路设计中，“信号”始终是工程师无法绕开的一个知识点。不管是在设计之初，还是在测试环节中，信号质量问题都值得关注。
7 e: V/ P2 ^: O/ V' |3 `- F; @2 X1 ~2 y4 O( m& `
本文主要介绍了信号相关的四类问题：信号过冲、毛刺（噪声）、回沟（台阶）、信号边沿缓慢。
; S) n9 _; J9 F d$ q, K一、信号过冲
3 P% n5 r$ Y! O9 W如下图所示，这是信号过冲的常见波形图：
! e! A7 P' v' F4 p3 O% i7 Q S$ d g* _; J3 A* Y: u( v' k$ m
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" a; D5 ?6 }) ?; E$ W9 X危害：
0 g ^' ]" k5 P1 c ^$ ^& B1、超过正常供电范围，会产生闩锁效应（现在由于厂家工艺改进， 闩锁问题基本上可以得到规避。但是长时间的信号过冲会使得器件失效率增加）；
, H9 F/ V: E4 }6 X h# t+ F* I1 E3 k/ y r
2、形成干扰源， 对其它器件造成串扰；. X+ n+ S l( |7 l+ @/ J9 }
/ Z$ Y$ f/ U9 d3、管脚上的负电压可能使器件PN衬底（ 寄生二极管） 前向偏置，流过的大电流过大时，熔断键丝产生开路。3 J9 z" q7 K6 Z- K/ n( y+ S7 ~
6 }- P9 t( @* B4 a( e产生原因：
$ Q5 n7 @/ _5 S# y7 X; l, Q1、 其它相邻信号串扰$ `: Q& }. {$ W& r K8 ]
V: U% f% f+ b9 J3 D5 {2 ]3 o2、 器件驱动能力太强
+ f2 H8 r" U. ~$ o4 `+ a: l( C. n3 D% y( g
3、 没有匹配或者匹配不当( V4 h8 Z2 g/ V1 ]. d6 T
! l; y9 J% u5 V解决方法：4 g5 [ I" B, J2 X4 n; G
1、 PCB布线避开干扰源和耦合路径；" c/ J6 { q9 q
8 M6 z& f, V; k5 U9 I
2、 增加电阻匹配，参考做法是源端串电阻或者末端并电阻，减 少过冲；. O$ K/ _' r; z8 P
* W3 f5 s( b% V! X P8 r
如下图是不同匹配电阻下同一信号的上升沿波形，可以看出，通过调节源端匹配电阻，可以减缓信号上升沿。
4 D- C2 e$ u9 M* n0 K5 j. s4 m- W9 j) R
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0 A, i1 W& f) \+ y# k, I
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; @/ C. k* J( A" u9 y3 s
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( d6 L2 _! v# v1 \
二、毛刺（噪声）* b/ @9 r% w1 T% G6 A% O9 m
如下图所示，这是毛刺的常见波形图：' \4 Q& m ^$ b) \3 i$ d
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+ `1 Q1 e6 Q0 q* U( g危害：
$ x' w `. q# O c( Q ?3 W: N3 ?& Q容易造成控制信号控制错误或时钟信号相位发生错误：
$ _( j* N0 d/ S( f, j% }4 u
+ I# M3 t& f! Z6 ?: R1、数据线上的毛刺如果被采样到，可能造成判断结果错误；
3 \0 K5 y" i. _0 K |
: e6 @+ S: E5 x& m2 w2、边沿触发的器件中，时钟线上的毛刺可能会使得采样到多余的数据 （相当于多了一拍时钟）。, m! C+ l& K# r6 }
5 G+ o6 g/ B+ R/ {0 E N3 y
产生原因：
, y2 V! K+ J) ~; u5 \* H; t$ \1、PCB走线串扰（例如数据线和时钟线并行走线较长，信号线放置在晶振等干扰源附近）；
0 _& c% i9 }# C2 y/ o
$ G4 b$ F( y; J% ^! a H' }2、外界干扰，如地线噪声等；
3 l; K# Q0 M2 `( ?1 s
0 P8 f$ v+ c: l- W" P! P& Y3、逻辑出现竞争、冒险。7 `+ P: @# @ m& k/ W
! L Z# k: \( T- h0 S. ?$ Z
注：两个输入信号同时向相反方向的逻辑电平跳变的现象（即一个由1---> 0， 另一个从0 ---> 1），称为竞争。因竞争导致在输出端可能产生尖峰脉冲的现象，称为冒险。
" j9 Z* R# ]- y j4 m+ q$ p; w, V. B' y9 [& Z6 I, v1 V
解决方法：( F1 b5 @: S5 o7 E: ?
1、控制器件布局和PCB走线，信号远离干扰源；
# `/ W. @" @+ R* V7 o- O7 O/ D4 X/ m z9 ]
2、添加去耦电容或输出滤波等，滤波器件尽量靠近信号管脚；- l2 W* K# d" m1 V
2 M! v5 T! L" V1 J) u
3、逻辑设计中添加冗余项，或者采用同步逻辑设计，避免竞争冒险。) \' ?, s, S5 z( O: i
' e3 [$ u3 B# C2 {三、回勾（台阶）9 p# R Y' Z$ ~2 y- _
如下图所示，这是回沟、台阶的常见波形图：# S& W: b, U) {8 {
8 ~, `9 t$ x _3 a- a! L
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7 e& K5 N- i8 u! R0 P2 T
危害：4 X, U2 e( [/ ^
1、主要是时钟类信号上的回勾有危害， 可能会使得采样到多余的数据（相当于多了一拍时钟），影响了时钟信号上升沿和下降沿的单调性；- j5 W0 [/ l6 v) ^
2 h' S% n1 A! O9 Q# p- Q
2、对于电源信号，上电边沿的回勾可能导致系统死机，需要结合复位信号判断是否可以接受；
; ]4 R; _5 i6 x. N9 S5 I$ b& B0 D4 S
1 F4 m7 v/ b, R# y; D3、数据信号由于一般是在数据的中间采样，回勾的影响不是很大（除非速率很高，建立保持时间1～2ns，这时需要考虑回勾对数据的影响）。
, v; J: o, |+ w$ o5 E. ]5 w0 f
: i& |+ ^- w* O' E+ ?9 M5 L产生原因： [+ Y( x: {% Q. s9 C; [0 v' m0 c
匹配不当， 信号放射回来形成回勾。
9 O) F3 ^0 G% v, o) s3 m8 a7 H& w j" z/ Q, c1 J7 ]# l8 B
解决方法：
& J- S2 i& {$ v增加合适的匹配电阻。
4 [5 _' E; \6 o0 A1 k( Q4 N q( R( r* U% ?
四、信号边沿缓慢: @* h0 |2 f# z5 ]
由于驱动不足或者负载过大，信号边沿缓慢常常伴随着信号幅度较低现象。2 l, G4 P, q/ f; z- b* \) U6 q# w4 h
* p* U+ Q9 _5 B% W. R5 R) z. u
如下图所示，这是振荡的常见波形图：0 s4 Y/ X7 \# ]! ?
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& U2 m! g$ {; A5 [1 i8 I% Y; N; I危害：
: E! G6 R* W) x上升、下降沿缓慢发生在数据信号线上（串口信号线，HW信号线等）时，会造成数据采样错误。6 \/ R W. b# Q( @+ B
" S% P, Y( t6 ?7 s5 p产生原因：: A7 \0 f7 n5 w- ~* u
驱动能力不够，或者负载过大（例如链路阻抗太大）。3 R+ R/ F' [4 w
, G/ O* e6 T# t K. g8 Y
解决方法：
6 y# _. P% r- k7 _! A! w1、提高驱动能力
6 m" c2 n G- U! A# [! x6 q" y4 X6 e$ V( i7 D; c
2、减小负载
